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ADSP-BF561 
Table 8. Pin Descriptions (Continued)
Driver
Pin Name
SPORT1
Type Function
Type 1
RSCLK1 /PF30
RFS1 /PF24
DR1PRI
DR1SEC /PF25
TSCLK1 /PF31
TFS1 /PF21
DT1PRI /PF2 3
DT1SEC /PF22
I/O
I/O
I
I/O
I/O
I/O
I/O
I/O
Sport1 Receive Serial Clock /Programmable Flag
Sport1 Receive Frame Sync /Programmable Flag
Sport1 Receive Data Primary
Sport1 Receive Data Secondary /Programmable Flag
Sport1 Transmit Serial Clock /Programmable Flag
Sport1 Transmit Frame Sync /Programmable Flag
Sport1 Transmit Data Primary /Programmable Flag
Sport1 Transmit Data Secondary /Programmable Flag
D
C
C
D
C
C
C
SPI
MOSI
MISO
I/O
I/O
Master Out Slave In
Master In Slave Out (This pin should be pulled HIGH through a 4.7 k Ω resistor if booting via the SPI
C
C
port.)
SCK
I/O
SPI Clock
D
UART
RX /PF27
TX /PF26
I/O
I/O
UART Receive /Programmable Flag
UART Transmit /Programmable Flag
C
C
JTAG
EMU
TCK
TDO
TDI
TMS
TRST
O
I
O
I
I
I
Emulation Output
JTAG Clock
JTAG Serial Data Out
JTAG Serial Data In
JTAG Mode Select
JTAG Reset (This pin should be pulled LOW if JTAG is not used.)
C
C
Clock
CLKIN
XTAL
Mode Controls
RESET
NMI0
NMI1
BMODE1–0
I
O
I
I
I
I
Clock/Crystal Input (This pin needs to be at a level or clocking.)
Crystal Connection
Reset (This pin is always active during core power-on.)
Nonmaskable Interrupt Core A (This pin should be pulled LOW when not used.)
Nonmaskable Interrupt Core B (This pin should be pulled LOW when not used.)
Boot Mode Strap (These pins must be pulled to the state required for the desired boot mode.)
SLEEP
BYPASS
O
I
Sleep
PLL BYPASS Control (Pull-up or pull-down Required.)
C
Voltage Regulator
V ROUT 1–0
Supplies
V DDEXT
V DDINT
GND
No Connection
O
P
P
G
NC
External FET Drive
Power Supply
Power Supply
Power Supply Return
NC
1
Refer to Figure 30 on Page 41 to Figure 34 on Page 42 .
Rev. E |
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September 2009
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